在无法获得最先进EUV光刻机（极紫外光刻机）、先进制程工艺受限的背景下，中国半导体产业始终面临一个现实问题：如果不能继续沿着传统先进制程路线快速迭代，芯片性能该如何提升？
5月25日，在上海举行的2026国际电路与系统研讨会（ISCAS 2026）上，华为董事、半导体业务部总裁何庭波给出了新的答案，并正式提出半导体领域全新演进理念——“韬（τ）定律”，引发外界广泛讨论。
该定律的核心，是以“时间缩微”替代“几何缩微”：不再单纯依赖晶体管尺寸不断缩小，而是通过逻辑折叠等创新技术，持续压缩信号传播时延，提升系统整体效率。这意味着，华为试图通过另一条技术路径，在不依赖最先进EUV工艺的情况下，追赶全球先进制程演进速度。
当日下午，中国科学院科技论文预发布平台还公布了一篇何庭波的论文，披露了“逻辑折叠”、“时间缩微”等核心技术细节以及“韬（τ）定律”究竟是什么、它与摩尔定律有什么不同、技术短板在哪里等诸多外界关注的问题。
一问：什么是“韬（τ）定律”？
过去半个世纪，摩尔定律的“几何缩微”推动了半导体行业的发展。如今这一行业发展范式已然失效：单纯的尺寸缩小带来的技术红利趋于枯竭，先进制程芯片的单颗设计成本突破十亿美元。
如何跨越传统工艺路径的局限？何庭波在5月25日提交的论文中详细介绍了“韬（τ）定律”。简单来说，芯片竞赛不再看谁“做得小”，而是看谁让信号“跑得快”。这一转变在AI时代尤为迫切。AI算力集群的规模持续扩张，从单芯片、数十芯片集群升级至数万芯片的超大规模集群。然而，现代AI系统的能耗与成本瓶颈，核心已不在算力计算，而在于数据传输。数据显示，大型AI集群超80%的能耗用于数据迁移，超70%的系统成本投入数据存储。这意味着，缩减芯片间、机架内、封装内的数据传输耗时，与降低计算耗时同等重要。
“过去六年，华为半导体团队针对该问题，在移动SoC、AI加速器、系统架构、芯片封装等领域进行大量验证。研究结论表明，行业突破的关键不在于迭代新制程节点、革新晶体管架构，而在于更换核心优化目标。未来十年电子系统的迭代升级，将不再依托几何缩放，而是以时间缩放为核心——系统性缩减全计算栈各层级的特征时间常数τ。”
她在论文中进一步提出：摩尔定律的本质从来不是几何尺寸迭代，而是时间损耗的缩减。“更小的晶体管，核心优势是开关速度更快；更密集的互连，优势是信号传输距离更短；更高的集成度，优势是数据跨模块交互更少。因此，应将时间本身作为核心衡量指标。”她认为，晶体管、电路、芯片、系统各层级，均可定义专属特征时间常数τ，未来芯片优化的核心目标，应当是全局τ的缩减，换句话说：几何缩放不再是目的，而只是缩减τ的一种技术手段。
二问：“逻辑折叠”是怎么做到的？
在物理学中，τ通常代表时间常数。既然不能把晶体管做得无限小，那么另一个思路，就是尽可能缩短信号在晶体管之间所消耗的时间。怎么缩短？华为给出的答案是“逻辑折叠”。
在何庭波提交的论文中，提到芯片在速度性能方面取得的相当一部分收益，并不是通过新的光刻工艺步骤获得的，而是通过在三维空间中对逻辑分布进行拓扑重组实现的，且该方向可持续。
如果将芯片比作是一张画满迷宫的A4纸，原本信号要从纸的最左边跑到最右边，需要跨越很长的物理距离。那么将纸折叠起来，那些原本隔得很远的关键模块在物理距离上变得更近。也就是说，逻辑折叠技术可以理解为原本单层的二维芯片，变成双层甚至多层的三维结构。
从表面上看，“韬（τ）定律”中的“逻辑折叠”容易让人联想到近年来流行的Chiplet（芯粒）架构或3D堆叠技术。例如，当单颗大芯片的良率、面积和成本难以继续优化时，可以将其拆分成多个功能模块，再通过先进封装技术，像搭乐高一样在三维空间里堆叠起来，以此提升整体性能。近年来，包括英伟达、AMD、苹果以及台积电在内的国际厂商，都在逐渐将竞争重点从单纯“拼制程”，转向系统级优化、先进封装、Chiplet、软硬件协同以及数据互连效率。
但实际上，华为“韬（τ）定律”并不是3D堆叠，据悉，其在芯片设计之初就采用一体化的设计，不是一层层的堆叠。
品利基金半导体产业投资经理陈启对《每日经济新闻》记者表示：“先进工艺肯定是未来要继续追求的，晶体管密度摆在那里，不可能完全靠设计优化就把工艺差距抹平。但在外部条件受限的情况下，华为需要通过芯片内部的持续优化，提高整体性能。”
“当前整个行业其实都在推进类似方向，比如台积电近年来持续强调DTCO（设计—工艺协同优化）理念。尤其在3纳米之后，工艺本身带来的性能提升已经不像过去那样明显，越来越多性能增益来自架构优化、系统级协同设计。某种程度上说，华为是把这条技术路线做到了更极致。”陈启说道。
三问：华为追赶台积电还有多远？
如果说，“韬（τ）定律”回答的是“如何不依赖先进制程继续提升芯片性能”，那么另一个备受关注的问题是，这一路线究竟能在多大程度上缩小与全球先进工艺之间的差距？
目前，全球先进制程的主导者仍然是台积电。根据其公开路线图：7纳米工艺2018年量产；5纳米工艺2020年量产；3纳米工艺2022年进入量产；2纳米（N2）2025年下半年量产；A14（业内通常视为1.4纳米级工艺）预计2028年量产。
相比之下，华为目前公开已知、经过市场验证的先进芯片制造能力，仍主要停留在7纳米级别。这意味着，目前双方在制造工艺、量产能力、良率控制以及成本控制方面，仍存在明显差距。
不过，“韬（τ）定律”并没有停留在理论层面，何庭波在演讲中透露：基于“韬（τ）定律”，华为在过去6年的实践中已成功设计和量产了381款芯片。过去几年，华为先后推出了鲲鹏、麒麟、昇腾等系列核心芯片，而今年秋季发布的麒麟芯片将是逻辑折叠的首次商业化落地。
何庭波在论文中披露了详细的实测数据：“晶体管密度：单代产品从155百万晶体管/平方毫米提升至238百万晶体管/平方毫米，等效超越传统几何缩放3年的迭代进度；性能功耗方面：SoC（片上系统）性能核心能效比提升41%，最高主频提升近13%。”
她坦言：“麒麟2026搭载的逻辑折叠技术为保守版落地方案，仅针对核心关键路径做局部折叠优化，未实现全芯片覆盖。但即便如此，产品CPU（中央处理器）性能核心主频仍回升至3.1GHz。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。”
展望未来十年，她介绍称，逻辑折叠将从局部关键路径折叠，迭代为三层、四层及以上的全尺寸多层折叠架构。预计2026年—2035年，晶体管密度将突破400百万晶体管/平方毫米，麒麟系列CPU核心主频有望突破4GHz。
四问：“韬（τ）定律”现存哪些技术挑战与待解难题？
即便华为已经给出了清晰的技术路线图，这条路径能否真正形成规模化产业能力，仍然存在大量待解问题。何庭波在论文中也坦言：技术突破无法依靠单一企业独立突破。“工具链、行业标准、基准测试、器件物理、产业经济模型等均需要全行业协同创新。”
论文中具体列举了几个难点。首先是工具链与设计方法论缺失。现有电子设计自动化（EDA）工具适配传统平面芯片设计，全尺寸逻辑折叠技术需要全新工具链；晶圆间工艺偏差问题。逻辑折叠技术采用多晶圆堆叠键合，不同批次、甚至不同工艺节点的晶圆存在阈值电压、驱动电流、互连RC参数偏差，且偏差幅度远大于单晶圆内部误差，对时钟分布、保持时间裕度影响显著；能耗约束问题。τ缩放是时间维度优化准则，并非能耗约束准则。芯片速度提升10倍的同时，功耗可能同步提升10倍，超出电网供电承载上限，因此τ缩放必须配套能耗优化体系。
但未来如果“时间缩微”路线能够被持续验证，那么行业对于先进工艺节点的依赖程度，可能会有所下降。芯片企业的竞争重点，也可能从单纯追求最先进制程，逐渐转向“成熟工艺+系统级创新”的综合能力竞争。对于中国半导体产业而言，“韬（τ）定律”的意义或许并不仅仅是一项具体技术。它是在先进制程受限背景下，中国企业对“后摩尔时代”提出的一种新探索路径。就像何庭波在论文中写道：“相较于产品迭代，τ缩放的核心价值在于方法论革新。”
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